Neo Semiconductor 公布 2T SRAM，宣称可实现 5 倍片上缓存容量
IT之家 8 月 5 日消息，3D 存储半导体 IP 企业 Neo Semiconductor 在 FMS 2026 上公布了其双晶体管 (2T) SRAM 设计 X-SRAM， 宣称可实现现有方案 5 倍的片上缓存容量 。https://img.ithome.com/newsuploadfiles/2026/8/b5b41ffd-c604-4857-a6ab-0c07e067e121.jpg
IT之家了解到，目前的商业化主流 SRAM 由 6 个晶体管构成，这限制了片上缓存的扩展，而 大 容量高速 SRAM 缓存非常适合推理解码等人工智能工作负载 。
Neo Semiconductor 称其 可将片上 SRAM 容量提升到 GB 级别 。
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Neo Semiconductor 展示了 4 种不同的 X-SRAM 单元结构： Type B 方案与现有 GAA Nanosheet 尖端逻辑制程直接兼容 ；Type A / C / D 则各有侧重，需要工艺配合调整。
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该企业还 展望了堆叠式的 3D X-SRAM ，有望实现 20~40 倍于现有设计的 SRAM 容量。
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[来源链接] https://www.ithome.com/0/985/783.htm 如果片上 SRAM 真能做到 GB 级别，对于本地运行大语言模型的推理场景将是个巨大的利好。现在本地跑 7B 甚至 14B 模型，显存带宽往往是最大瓶颈。如果 2T SRAM 能把缓存做大，把 KV Cache 全塞进片上高速缓存里，推理解码的速度肯定能起飞。不知道这种架构未来会不会直接集成到 NPU 或 GPU 里？大家觉得这技术落地后，端侧跑百亿参数大模型能不能成标配？
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